TP PERCOBAAN 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Rangkaian Simulasi

3. Vidio

4. Prinsip kerja

5. Download

TUGAS PENDAHULUAN

PERCOBAAN 1 KONDISI 14 

1. Kondisi[Kembali]

    Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=1

2. Rangkaian Simulasi[Kembali]

3. Vidio[Kembali]

4. Prinsip kerja[Kembali]

a. Rangkaian JK flip flop

       Di rangkaian JK flip-flop terdapat switch SPDT dengan inputan B0=1, B1=1, B2=0, B3 = clock, dan B4 =1. Dapat dilihat pada kaki set, reset, serta clock menggunakan prinsip aktif rendah atau akitif low . Sehingga nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Dikarenakan kaki input B1=1 dan B0=1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran atau output Q. Kemudian, lihat pada input B2 (J)=0, ketika input J=0, maka nilainya yang akan menentukan keluaran output dari Q=0. Input B4 (K)=1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 (J)=1 dan B4=1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle). Jika input B2 (J)=1 dan B4 (K)= 0, maka keluaran dari Q=1 dan Q’=0, hal ini karena nilai Q dan Q’ selalu berlawanan. Pernyataan tersebut sesuai dengan tabel kebenaran ini:

 

b. Rangkaian D flip flop

    Pada rangkaian D flip-flop terdapat switch SPDT dengan inputan B5=1 yang terhubung ke kaki D, dan B6=1 yang terhubung ke clock sebagai pemicu trigger nya. Input D merupakan input data yang digunakan untuk mengatur keadaan output dari flip flop. Jika input D berubah, maka keadaan output akan mengikuti nilai dari input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada input D hanya akan memengaruhi output flip flop saat terjadi naik (rise) atau turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian ini clock dengan prinsip aktif tinggi. Dengan demikian, inputan B5 (D)=1, dan B6(clock)=1 dengan ketentuan clock bekerja dengan prinsip aktif tinggi, maka keluarannya adalah Q=1 dan Q’=0.  

    Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1. Hal ini sesuai dengan tabel kebenaran berikut:

5. Download[Kembali]

  Rangkayan  [klik] 

  Vidio           [klik]  

 Datasheet IC74LS112  [klik]  

           Datasheet IC7474 [klik]